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| Projektübersicht |
| In diesem Projekt untersuchen wir, welche maximale Pipelinetiefe ein Prozessor haben kann. Dazu gehört das Design und die Korrektheit von speziellen stall- und forarding-Schaltkreisen sowie gepipelinete RAM-Zugriffe. Zusätzlich untersuchen wir, welche Pipeline-Tiefe optimal in Bezug auf Benchmarks ist. |
| Projektstatus |
| Das Design eines parametrisierten super-pipelined Prozessors mit 5 kombinatorischen Gatter-Delays pro Registerstufe ist auf Papier abgeschlossen. Die Korrektheit der stall- und forward-Schaltkreise sowie von gepipelinetem RAM wurde mathematisch gezeigt. Zur Zeit wollen wir einen Simulator entwickeln, um die optimale Pipeline-Tiefe zu untersuchen. |
| Projektmitarbeiter |
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Dr. Jochen M. Preiß |
